| V-01 |
アルデック・ジャパン(株) |
| V-02 |
(株)エッチ・ディー・ラボ |
| V-03 |
ガイオ・テクノロジー(株) |
| V-04 |
日本ケイデンス・デザイン・システムズ社 |
| V-05 |
日本イヴ(株) |
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V-0110:40−11:20
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STARC RTL 設計スタイルガイドに準拠したHDLコードの作成
〜LINTチェックによるHDL設計品質の向上〜
講師 曽我 玲子氏
アルデック・ジャパン(株)
STARCのRTL設計スタイルガイドに定義されているルールによるVerilog RTL のLINTチェック手法をご紹介します．STARCルールから，独自のデザイルールポリシーを作成する手順，および実行結果として作成されるデータベースから欲しい情報だけを抽出して，RTLのコーディングに起因するエラーを素早く発見する方法を，論理合成後の回路構造の問題や非同期設計の対策を例に挙げながらご紹介します．
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V-0211:30−12:10
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業界初の検証環境の品質を測定，改善するFunctional Qualification
講師 平井 一氏
(株)エッチ・ディー・ラボ テクニカルグループ
今回ご紹介するFunctional Qualificationメソドロジとは設計品質の向上に対
して，検証という側面からアプローチします．検証環境を客観的に見直し，検証漏れや検証不足(検証環境の弱点)を減らすことを目的とし，結果的に製品の品質を向上することが可能となります．
本セッションでは，新しいFunctional Qualificationの概要と，どのように検証環境の弱点を発見し，改善することができるのかをご説明いたします．
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V-0312:20−13:00
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不具合分析から学ぶ単体モジュール・テストの勘所
――テストしやすいコード実装を目標に
講師 沼田 幸治氏
ガイオ・テクノロジー(株) 検証・テスト事業部 マネージャ
組み込みソフトウェアは，規模の肥大化や複雑化，開発人員増加の影響により，こ
れまでは稀であった市場不具合が，最近になり多く検出されるようになってきています．ガイオは，「単体テスト代行サービス」の提供を通じて，累積20000関数の単体テスト実績を持ちますが，検出される不具合の多くが，プログラム実装の経験不足から発生していると考えています．
本セミナでは，その経験不足を補う意味を込めて，不具合発生を回避するモジュール設計や，テストしやすいコーディング方法などについて情報発信することを目的としています．
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V-0413:10−13:50
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見える化で工期と品質を達成する！
〜機能検証の最近のトレンド〜
講師 後藤 謙治氏
日本ケイデンス・デザイン・システムズ社 マーケティング本部 ディレクター
機能検証における品質確保と工期達成は，ますます重要になっています．そのためには，カバレッジ・ドリブン検証やアサーションベース検証などのさまざまな手法を駆使し，また検証環境の再利用を進めていくだけでなく，プロジェクト管理の見地から機能検証の進捗を「見える化」する必要があります．ケイデンスのIncisive機能検証プラットフォームは，これらのソリューションを提供し，機能検証の効率アップを支援します．
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V-0514:00−14:40
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ZeBuトランザクションベース超高速検証ソリューション
講師 松本 光寛氏
日本イヴ(株) 技術部 シニアＦＡＥ
SystemVerilogやOSCI TLM規格の普及により，トランザクションレベル検証が注目を集めています． この先鋭的な検証手法にこそ，高性能な検証エンジンが必須です．EVEの超高速論理エミュレータZeBuをエンジンに用いれば，SystemVerilogテストベンチやSystemCテスト環境を数十MHzの速度で実行できます．この性能は，動画像をリアルタイムに表示できるほどです．
本セッションでは，ZeBuを核としたトランザクションレベル検証の導入と運用のポイントについて解説します．
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